La roadmap delle tecnologie di processo di Imec al 2036

La tabella di marcia dell’IMEC ci porterà da 7 nm a 0,2 nm o 2 ångström entro il 2036, mantenendo un ritmo introduttivo di due o due anni e mezzo.

Innanzitutto, i continui progressi nella litografia saranno fondamentali per un ulteriore ridimensionamento dimensionale: la litografia tradizionale utilizza la luce e, oggi, la lunghezza d’onda della luce è maggiore della precisione richiesta dei modelli.

Ecco perché è stata introdotta la litografia Extreme UV (EUV). Ora appare su nastri di produzione sempre più funzionali per la produzione in serie. L'EUV ci porterà dalla generazione dei cinque nanometri alla generazione dei due nanometri.

Per diventare più piccoli abbiamo bisogno di una versione aggiornata di EUV, EUV ad alto NA, con obiettivi più grandi. Questi avranno un diametro di un metro con una precisione di 20 picometri.

Per l’EUV ad alto NA, il primo prototipo, sviluppato da ASML, sarà disponibile nel 2023.

L'inserimento nella produzione ad alto volume è previsto nel corso del 2025 o 2026. Per contrastare l'introduzione nella produzione, imec, insieme ad ASML, ha avviato un programma molto intenso per sviluppare tutti gli elementi chiave abilitanti, come la tecnologia delle maschere. e materiali che utilizzano resistenza ai raggi UV bagnati o asciutti, metrologia e caratterizzazione ottica.

Oggi quasi tutti i produttori di chip costruiscono microchip con transistor FinFET. Tuttavia, quando entrano nella generazione a 3 nm, i FinFET soffrono di interferenze quantistiche, causando interruzioni nel funzionamento dei microchip.

Il prossimo in linea è il transistor Gate-All-Around (GAA) o nanosheet, costruito come una pila di nanosheet, offrirà prestazioni migliorate ed effetti di canale corto migliorati. Questa architettura sarà essenziale a partire dai 2 nm.

Samsung, Intel e TSMC hanno già annunciato che introdurranno i transistor GAA nei loro nodi da 3 nm e/o 2 nm.

Il transistor forksheet è un'invenzione imec, ancora più denso del transistor nanosheet, che estende il concetto di gate-all-around alla generazione da 1 nm.

L'architettura forksheet introduce una barriera tra i canali negativi e positivi, consentendo ai canali di avvicinarsi.

Si prevede che questa architettura consenta una riduzione delle dimensioni delle celle del 20%.

Un ulteriore ridimensionamento può essere realizzato mettendo i canali negativo e positivo uno sopra l'altro, denominato transistor FET complementare (CFET), un complesso successore verticale del GAA.

Migliora significativamente la densità, ma va a scapito di una maggiore complessità del processo, in particolare per contattare la sorgente e i drain dei transistor.

Col tempo, i transistor CFET incorporeranno nuovi materiali monostrato 2D ultrasottili con spessore atomico, come il disolfuro di tungsteno (WS2) o il molibdeno.

Questa tabella di marcia del dispositivo, combinata con la tabella di marcia della litografia, ci porterà all’era ångström.

Altre due sfide si svolgono a livello di sistema di questi transistor inferiori a 2 nm.

La larghezza di banda della memoria non può tenere il passo con le prestazioni della CPU.

Il processore non può funzionare più velocemente del ritmo con cui i dati e le istruzioni diventano disponibili nella memoria.

Per abbattere questo “muro della memoria”, la memoria deve avvicinarsi al chip.

Un approccio interessante per abbattere il muro della memoria è l'integrazione 3D system-on-chip (3D SOC), che va oltre gli attuali approcci basati sui chiplet.

Seguendo questo approccio di integrazione eterogenea, il sistema è suddiviso in chip separati progettati e interconnessi contemporaneamente nella terza dimensione.

Permetterà, ad esempio, di impilare uno strato di memoria SRAM per il livello 1-Cash direttamente sui dispositivi logici principali, consentendo una rapida interazione tra memoria e logica.

Per ottenere una connettività fuori modulo con larghezza di banda estremamente elevata, sono in fase di sviluppo interconnessioni ottiche integrate su interposer fotonici.

Per quanto riguarda le sfide legate al sistema, ottenere abbastanza potenza nel chip e far uscire il calore diventa più difficile.

Tuttavia, una soluzione è in vista: la distribuzione dell'energia ora va dalla parte superiore del wafer attraverso più di dieci strati metallici fino al transistor. Imec sta attualmente lavorando ad una soluzione dal lato posteriore del wafer.